Pertanyaan Port cache L1 dalam prosesor ARM Cortex


Saya melakukan beberapa penelitian, tetapi tidak dapat menemukan banyak informasi.

Saya ingin tahu berapa banyak L1 baca dan L1 menulis port prosesor ARM tertanam dan seberapa lebar port. Secara khusus, saya tertarik pada Cortex-A8, Cortex-A9, dan Cortext-A15.

Tebakan buta saya adalah bahwa prosesor Cortex-A9 memiliki satu port baca L1 dan satu port tulis L1 yang lebar 64 bit. Tebakan saya yang lain adalah bahwa ia memiliki satu port baca / tulis bersama. Setiap pemikiran tentang itu?


6
2017-10-08 17:05


asal


Jawaban:


Prosesor ini memiliki instruksi L1 terpisah dan cache data. Saya cukup yakin semua L1 I-cache dan D-cache ARM core masing-masing memiliki 1 port baca dan 1 tulis Furber p.81.

Cache L1 ada di setiap inti, jadi untuk detailnya saya akan pergi ke inti TRM mis. Cortex-A9 TRM bukannya MPCore TRM. Ch 7 ada yang menceritakan datapath 64-bit untuk masing-masing.


3
2017-10-24 02:00



Afaik Anda harus memeriksa kemampuan AXI dari masing-masing prosesor.

Misalnya halaman untuk Cortex-A9 berisi tabel terperinci untuk atribut dan status antarmuka master AXI:

Antarmuka Cortex-A9 MPCore L2 dapat memiliki dua master bus AXI 64-bit.

Halaman untuk Cortex-A15 mengandung sedikit informasi, menyatakan:

Prosesor mengimplementasikan antarmuka master AMBA 4 AXI Coherency Extensions (ACE) dan antarmuka slacker AMBA 3 AXI Accelerator Coherency Port (ACP). Baik ACE dan ACP mendukung perangkat keras dikonfigurasi 64-bit atau 128-bit lebar data.

Ada juga halaman serupa atau Cortex-A8.


2
2017-10-08 19:05